[반도체] ASIC 설계

from_ http://vada1.skku.ac.kr/ClassInfo/ic/asic.html

ASIC 선진 기술 동향(1999.06.17)

Ⅰ. 집적회로 기술과 ASIC의 전망
Ⅱ. ASIC 선진기술
      1. ASIC의 설계기술동향
      2. Foundries
      3. Programmable Logic
      4. MPC Service 동향

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Ⅰ. 집적회로 기술과 ASIC의 전망

반도체 기술의 발전은 인류 생활 전반에 걸쳐 큰 변혁을 가져 왔고 Gordon Moore가 발표한 트랜지스터 집적도의 향상에 관한 법칙에 의해 3년에 약 4배씩 발전하였다.
표 1.은 ASIC 기술의 변천을 보여주고 있다. 이러한 반도체 기술의 발달로 인해 꿈으로만 여겨지던 SOC(system-On-Chip)의 길이 현실로 나타나게 되었다.
그러나 기능을 One-Chip에 실현 할 수 있는 설계기술의 개발은 이를 못 따라가고 있는 것이 현실이다.
Chip의 집적도는 더욱더 올라가고, 설계해야 할 시스템의 기능은 더욱 다양하고, 복잡해지며, 반면에 시장 출하 시간(time-to-market)은 9∼12개월로 짧아지고 있다. 그리고 이들에 맞게 설계 할 수 있는 설계 인력은 제한적이다.
이에 이러한 목적을 충족시킬 수 있는 새로운 설계 기술인 IP(Intellectual Property)를 이용한 ASIC 설계 기술이 대두되고 있다. 1997년 국내 반도체 시장의 규모가 90억불인데 반하여 MOS 디지털 국내 시장은 8억불에 불과해 전체 시장의 9%에 해당하며 국내 반도체 시장의 불균형을 이루고 있다.
이는 세계 반도체 시장의 50%가 MOS 디지털 시장이라는 사실에서 볼 때 심각한 실정이다.
ASIC 시장에서 2000년에는 IP를 사용하여 설계된 ASIC의 매출액이 IP를 사용하지 않고 설계된 ASIC의 매출액을 40억불정도 초과하여 향후에는 대부분의 ASIC이 IP를 활용하여 설계 될 것으로 예측된다.

여명기 (1980년대초반) 전환기 (1980년대 후반) 충실기 (1990년대∼현재) 향후 설계 룰(㎛) 3㎛ ∼ 1.5㎛ 1㎛ ∼ 0.8㎛ 0.5㎛ ∼ 0.25㎛ 0.18㎛ ∼ 0.07㎛ 회로규모 ∼1만 게이트 ∼10만 게이트 ∼1,000만 게이트 1,000만 게이트 이상 동작주파수 ∼10MHz ∼50MHz ∼250MHz ∼1GHz 기본기술동향 ·셀의 라이브러리화 ·자동 배치 배선 툴의 등장 ·메인 프레임 컴퓨터에서 워크스테이션으로 ·논리 합성 툴의 등장 ·사이클 베이스 시뮬레이터 ·포멀 베리파이어등장 ·IP 코어에 대응한 코디자인 툴, RTL 디자인 플래닝 툴, 기능 합성 툴의도입 설계 방법 게이트레벨 설계 RTL로부터의 톱다운 설계 플로어플랜 등 레이아웃을 고려한 설계 계층화 설계, IP 코어 이용 설계 툴의 공급선 ASIC 밴더 ·ASIC 밴더 ·EDA 밴더 EDA 밴더 EDA 밴더 표 1. ASIC 기술의 변천

      그림 1. ASIC 시장 규모(출처 : IVC/VIUF`98)

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Ⅱ. ASIC 선진기술

1. ASIC의 설계기술동향

다양한 정보통신 서비스의 발전에 따라 새로운 기능의 정보통신 시스템이 타제품보다 경쟁력을 갖기 위해서 핵심기술을 내장하고 있는 ASIC이 더욱 다기능화, 복합화, 디지털화, 소형화, 저소비 전력화되고 있다. 메모리와는 달리 ASIC은 시장 진입시기에 따라 성공여부와 매출액 규모가 달라지므로 시장진입시간 단축이 중요하다.

      그림 2. 시장진입시간 (출처 : Ateq Corp.)

ASIC이 시스템 보드상의 한 부품의 범위를 넘어 시스템 전체 회로가 집적화 된 SOC (System-On-Chip)로 변화되고 있다.

      그림 3. ASIC의 SOC화

Sematech 연구에 따르면 공정기술의 발달로 집적도는 18개월마다 2배씩 증가하고 있으나 설계 생산성은 매년 21%씩 증가하고 있어 실리콘의 용량과 설계/검증 능력간의 격차가 시간이 갈수록 심해지고 있다.

      그림 4. 실리콘 용량과 설계능력간의 차이(출처: Sematech)

여기서 ASIC 설계/검증 기술의 능력과 변화를 살펴보기로 한다.
회로 규모의 증대는 다른 큰 문제를 야기하였다. 딥 서브미크론의 프로세스 기술을 이용하여 현재 수백만 게이트의 ASIC을 실현 할 수 있다. 그러나 기존의 논리 시뮬레이터에 의한 검증은 처리 시간이 방대하여 사실상 이를 검증하는데는 너무 많은 시간이 걸리므로 인해 앞으로의 검증 기술로는 적합하지 않다는 의견이 대두되고 있으며 이를 해결하기 위하여 새로운 검증 기법들이 제안되고 있다. 즉, 논리 기능 검증과 타이밍 검증을 명확히 분리하여, 각각의 검증을 고속으로 실행 할 수 있는 검증툴을 도입하는 방법이 제안되고 있다. 현재 이러한 추세에 맞추어 논리 기능 검증을 고속으로 할 수 있는 사이클 베이스 시뮬레이터와 포멀 베리파이어 그리고 타이밍 검증을 고속으로 할 수 있는 정적 타이밍 해석 툴을 이용하는 반도체 메이커가 증가하고 있다. 사이클 베이스 시뮬레이터는 동기 설계가 기본이며 클럭 에지에서만 신호값을 평가하는 기능 검증 전용 시뮬레이터이다. 포멀 베리파이어는 등가성 검증 툴로써 설계 데이터 두 개의 논리적 등가성을 판정하고 테스트 패턴 없이 고속으로 논리 기능을 검증 할 수 있는 툴이다. 정적 타이밍 해석 툴은 동기회로를 전제로 테스트 패턴을 사용하지 않고 타이밍을 정적으로 검증하는 툴이다.
표 2.는 이들에 대한 비교를 나타내고 있다.

기존의 논리 시뮬레이터 포멀 베리파이어 사이클 베이스 시뮬레이터 정적 타이밍 해석 툴 기능 검증 논리 기능 및 타이밍 논리 기능 논리 기능 타이밍 검증 속도 저속 고속 고속 고속 회로 제약 회로 제약 없음 회로 제약 있음 회로 제약 있음 회로 제약 있음 테스트패턴 필요 불필요 필요 불필요 표 2. 논리 검증 툴들의 비교

이와 더불어 그 동안 ASIC 분야에서의 플로어플랜과 레이아웃은 반도체 메이커의 일이였다.
하지만 이러한 물리 레벨 설계도 이제는 논리 설계자에게 있어서 중요한 일이 되었다. 현재의 LSI가 미세화 고속화가 됨으로 인해 배선 지연이나 크로스토크 노이즈등에 의한 문제가 심각하게 대두되고 있다. 이로 인해 논리 설계자가 레이아웃에 착수해야만 하는 상황에 이르렀다.
따라서 앞으로 얼마동안은 논리 설계자와 레이아웃 설계자가 긴밀히 협력하여 작업을 진행해 나가는 방법을 취해야 할 것으로 보여진다.

      그림 5. 배선 지연과 게이트 지연

이와같이 ASIC 기술은 앞으로 많은 변화를 가져 올 것이며 ASIC 사업 형태나 지원 형태도 기존의 틀에서 벗어나서 다양화되고 고객들의 요구도 다양한 형태를 가질 것으로 보여진다.
asic에 대한 반도체 메이커의 서비스 형태 중 현재의 ASIC 설계 방법이나 ASIC 설계자의 업무 내용에 영향을 주는 것은 레이아웃 인터페이스의 제공과 RTL 인터페이스의 제공이다. 그리고 기존의 ASIC 사업에서 사양서 인터페이스, ASSP(Application Specific Standard Product), 범용 LSI의 사업으로 중심을 이동하는 반도체 메이커도 있다.

      그림 6. 반도체 메이커의 서비스 형태

LSI의 고집적화, 고성능화, 단TAT(Turn-Around-Time)의 요구에 따라 ASIC 라이브러리 지원이나 고객과의 인터페이스가 다양화되고 있으며 반도체 메이커의 지원 부하는 나날이 급속도로 증대되고 있는 실정이다.

      그림 7. ASIC의 시장 요구

 

2. Foundries

반도체 공정의 발달은 20세기 인류 문명에 커다란 변화를 가져 왔으며 앞으로 다가올 21세기에서도 가져다 줄 결과물에 대해서 많은 사람들이 기대를 하고 있다. 이러한 공정의 발달로 인해 다양한 응용분야가 예상되며 미래를 이끌어가게 될 SOC기술에 대해 깊은 관심을 가지게 한다. 실제 이 기술을 이용한 시장은 급성장하여 2000년도에는 4000억불 이상이 될것으로 예측된다.
현재 대부분의 칩은 아직 0.5㎛와 0.35㎛ technology로 제조되고 있으며 거의 대부분이 aluminum interconnections에 의존해 있다. 이러한 technology는 빠른속도로 0.25㎛와 0.18㎛ technology로 옮겨가고 있다. Oki semiconductor Corp.에 있는 Ron DiGiuseppe는 현재 0.25㎛ technology 공정을 가지고 있으며 올해 후반에는 0.18㎛ technology 공정을 갖출 것이라고 말했다. 그리고 aluminum interconnect에서 지난해 9월 IBM Microelectronics사에 의해 소개된 Copper interconnect로 옮겨가고 있으며 이것은 aluminum에 비해 20 - 30 %의 속도를 향상 시킬수 있다고 한다. IBM사의 경우는 현재 0.18㎛ copper process를 prototype ASIC에 적용하고 있으며 그면 하반기에는 제품에 적용할 방침이라고 한다. ASIC 벤드인 NEC Electronics의 경우는 금년에 0.18㎛과 0.15㎛ process를 제품에 적용할 것이며 Copper interconnect를 적용할 것이라고 한다. 산호세에 있는 삼성 반도체에서는 금년 후반기나 내년 초에 0.18㎛ process를 ASIC customer에게 제공할 예정이다. UMC사는 0.25㎛와 0.22㎛를 고제품에 적용시키고 0.18㎛은 샘플 제품에 적용시키고 있으며 빠른 시간내에 0.18㎛을 전 제품에 적용시킬 방침이라고 한다.

그림 8은 삼성 technology의 로드맵을 나타내고 있다.

      그림 8. Samsung Technology Roadmap

Company Technology Process Maximum Gate count Operating Voltage Time to first Prototype sign-off tools Product American Microsystems, Inc 0.35㎛ CMOS Standard-cell 2.5 million 3.0 3-5 weeks Ikos voyager, NC verilog, VCS, veribest, verilog-XL AMI3HS AMI3LS 0.5㎛ CMOS Gate array 1.2 million 3.0, 5.0 2-4 weeks Ikos voyager, NC verilog, VCS, veribest, erilog-XL AMI5HS AMI5LS Chartered semiconductor Manufacturing, Inc 1.2㎛-0.18㎛ CMOS biCMOS Varies byapplication 1.8, 2.5, 3.3 11-45 days All industry standard tools Foundry NEC Electronics, Inc 0.35㎛ CMOS Gate array 970,000 3.3 1.5 weeks Quick HDL, verilog-XL, VSS, Vsim CMOS-9HD 0.25㎛ CMOS Cell-based 12 million 2.5 2 weeks Quick HDL, verilog-XL, VSS, Vsim CB-C10HS 0.18㎛ CMOS Cell-based 34 million 1.8 4 weeks Quick HDL, verilog-XL, VSS, Vsim CB-C11 Oki Semiconductor 0.25㎛ CMOS Multifunction embedded array 5.4 million 2.5 7 weeks verilog-XL MG6XP family 0.35㎛ CMOS Cell-based array 1 million 3.0 2 weeks verilog-XL, MSM1XQ family Texas Instruments, Inc. 0.18㎛ CMOS Gate array, merged standard-cell 14.4 million 1.0-1.95 less than 30 days Motive, primetime, Verilog-XL, Quick Sim Ⅱ VHDL, Vital Timecell UMC Group 0.18㎛ Logic CMOS >1.8 million 1.8 6-10 weeks Most EDA tools foundry 0.18㎛ mixed-signal CMOS Depends on analog circuit area 1.8 6-10 weeks Most EDA tools foundry 표 3. Foundries Table

 

3. Programmable Logic

Programmable device들이 요즘 크게 대두되고 있는 사실은 의심할 여지가 없다.
이는 고집적도와 자유로운 설계변경이 가능하다는 점과 급속도로 발달한 공정 기술의 발달로 인해 보다 빨라진 스피드를 바탕으로 시장 출하 시기(Time-to-Market) 경쟁에서 보다 효과적인 대응을 할 수 있다는 점에서 더욱더 강점을 나타내고 있다.
PLD(Programmable Logic Device)업계는 저전압 구동 제품과 ASIC 시장을 대체할 10만 게이트 이상의 고집적 제품 위주로 디바이스 경쟁을 벌이고 있다. 0.35㎛ 반도체 공정이 도입된 이래로 3.3V PLD 제품은 전력 소모가 적은 장점외에도 칩사이즈가 작아 전체 보드의 크기 및 제조 단가를 획기적으로 줄일 수 있고 전자파등으로 인한 노이즈 발생 가능성이 적은 장점이 있다.
PLD업체는 게이트어레이와 ASIC 시장을 공략하기위해 고밀도화, 저전력화, 저가격화를 추구하고 있다. 여기서 각 업체별 현황을 살펴보기로 한다.

3.1 알테라
기존의 MAX 및 FLEX계열 제품의 대부분에 3.3V 모델을 추가하였으며 0.25㎛ 공정을 적용한 최대 25만 게이트급 2.5V 저전압 구동 제품인 FLEX 10K시리즈를 발표하였고 APEX라는 차세대 아키텍처를 채택한 최대 2백만 게이트까지 집적화 할 수 있는 PLD 제품을 출시할 예정이다.
알테라는 SRAM 및 EEPROM기반의 다양한 제품군과 엔지니어들이 사용하기 쉬운 디자인툴을 가지고 있다.

3.2 자일링스
CPLD와 FPGA 제품을 공급하는 자일링스는 최소 8백에서 최대 50만 게이트급에 이르는 다양한 집적도와 3.3V 및 2.5V 디바이스를 지원한다.
현재 공급되고 있는 Virtex FPGA 시리즈는 0.22㎛의 리딩 에지와 5층 메탈 공정을 이용한 FPGA 플랫폼을 기본으로 삼는다. 이제품군에는 집적도가 5만 게이트인 XCV50 디바이스에서 업계 최초로 1백만 게이트를 지원하는 XCV1000 디바이스에 이르기까지 다양하게 포함돼 있다.
자일링스의 디자인 툴인 Foundation 소프트웨어 시리즈는 설계자들에게 완벽한 프로그래머블 로직을 위한 Shrink-wrapped 솔루션을 제공한다. 사용자들은 전체적으로 통합된 툴셋으로 강력한 설계환경내에서 설계 엔트리, 신세시스, 시뮬레이션 툴에 접속 할 수 있으며, VHDL과 ABEL 등의 표준 HDL 설계를 지원한다.

3.3 밴티스
AMD의 자회사인 밴티스는 주로 통신 및 컴퓨팅, 그리고 산업 응용분야에 적용되는 CPLD만을 공급하고 있으며 저전압, 고밀도 PLD 시장을 겨냥해 0.25㎛급의 초미세 반도체 공정을 적용해 만든 MACH4A 및 MACH5A 제품에 3.3V 이하의 저전압 구동을 기본 사양으로 채택했다.
또 그 동안 CPLD만을 공급해왔으나 올해부터는 FPAG 시장에도 본격적으로 가세하고 있다.

3.4 래티스
ISP의 CPLD 주력 업체인 래티스는 스피드와 게이트 사이즈면에서 강점을 가지고 있다.
래태스의 ispLSI8000 시리즈 SuperBIG 제품군은 고밀도 시장을 겨냥한 8백개 이상의 매크로 셀을 지닌 제품으로 매우 빠른 핀 투핀과 I/O 타이밍을 제공하며, 5V 또는 3V 시스템 I/O를 지원한다.
고속 PLD제품인 ispLSI2000E SuperFAST 제품군은 3.5ns/200MHz의 고속 동작 주파수를 지원하며 32에서 128매크로셀을 가지고 있다. 이 제품은 5V/3.3V 인터페이스 로직과 PCI버스 인터페이스, SDRAM 컨트롤러, 32비트 CRT 체크섬 제너레터등에 적용할 수 있다.

3.5 액텔
전통적으로 게임기시장과 멀티머디어시장에서 강세를 보여온 액텔은 그동안 OPT방식의 FPGA만을 공급해 왔으나, 올해부터는 Reprogrammable 방식의 FPGA를 양산함으로써 품목 다변화를 통한 시장 확대를 꾀하고 있다.
ASIC에 근접하는 낮은 가격과 저전력, 그리고 보안성 등을 앞세운 앤티퓨즈 방식의 순수 5V 솔루션인 MX제품이 멀티미디어시장에서 호조를 보이고 또한 업계에서 가장 빠른 것으로 알려진 250MHz 클록 주파수에서 작동하는 SX제품은 CPLD 대체용으로 통신 시장을 겨냥하여 공급하기 시작했다.

3.6 아트멜
지난해 정식으로 국내에서 PLD사업을 개시했다.
아트멜은 로직, SPLD, CPLD, FPGA, 게이트어레이, 임베디드어레이, ASIC등을 비롯해 메모리 제픔으로 OPT/EPROM, 플래쉬메모리, 시리얼 DataFlash, 병렬 EEPROM, 시리얼 EEPROM등 광범위한 제품을 생산 공급하고 있다.

3.7 퀵로직
퀵로직은 OPT방식의 FPGA만을 개발, 공급하는 업체이다. 이회사의 전용 Vialink 기술은 풍부한 라우팅 자원을 제공하며 현재 FPGA 디바이스의 ESP 및 pASIC 제품군의 기반이 되고 있다.
ESP는 Vialink의 고성능 결선 소자의 장점을 최대로 살려 지금까지 불가능했던 Hard IP를 FPGA에 접목시킨 제품으로 SOC라는 시스템의 단일 칩화에 한걸음 다가선 제품이다.

Company Product family Technology Architecture Basic cell type Programmability Max. circuit density (gates/bits of RAM) Actel Corp. Sunnyvale, Calif. MX CMOS Antifuse-based Combinational & sequential One-time programmable 36,000/2,560 SX CMOS Sea of modules, antifuse-based Multiplexer-based combinatorial & sequential One-time programmable 32,000 Altera Corp. San Jose, Calif. Flex 8000 CMOS Flexible logic element matrix with continuous interconnect SRAM ISP 16,000 Max 9000 EE CMOS Multiple array matrix with continuous interconnect EEPROMl ISP 12,000 Flex 10K CMOS Embedded with continuous interconnect SRAM ISP 250,000 Quicklogic Corp. Sunnyvale, Calif. QuickRAM ESP CMOS Variable-grained logic cells, dual-port RAM modules Combinatorial & sequential logic ISP 150,000/ 32,256 PASIC 3 FPGA CMOS Variable-grained logic cells Combinatorial & sequential logic Antifuse 60,000 PASIC 2 FPGA CMOS Variable-grained logic cells Combinatorial & sequential logic Antifuse 16,000 PASIC 1 FPGA CMOS Variable-grained logic cells Combinatorial & sequential logic Antifuse 14,000 Vantis Corp. Sunnyvale, Calif. Mach4 CPLDs EE CMOS PAL blocks with central switch matrix (CSM) Macrocell ISP 10,000 Mach5 CPLDs EE CMOS PAL blocks with hierarchical CSM Macrocell ISP 20,000 VF1 FPGAs CMOS Variable-Grain Blocks (VGBs) & embedded dual-port memory with variable-length interconnect Configurable building block ISP 36,000/ 6,100 Xilinx, Inc. San Jose, Calif. XC4000XLA FPGAs CMOS Programmable logic blocks, I/O blocks & interconnect; wide decoders, boundary scan, & fast carry logic Two 4-input functions & one 3-input function SRAM 85,000/ 100,352 XC4000XV FPGAs CMOS Programmable logic blocks, I/O blocks & interconnect; wide decoders, boundary scan, & fast carry logic Two 4-input functions & one 3-input function SRAM 500,000/ 270,845 Virtex FPGAs CMOS Programmable logic blocks, RAM, four DLLs, wide decoders, bound- ary scan, fast carry logic, programmable I/O pins Four 4-input functions, plus additional logic SRAM 1,000,000 표 4. Programmable Logic Design Table

 

4. MPC Service 동향

4.1 오스트레일리아
오스트레일리아에는 1982년부터 MPC 활동을 시작하였으며, CSIRO와 JMRC(Joint Micro-electronic Research Center)의 2개의 MPC 서비스 업체가 있다. 공정서비스는 1985년부터 시작하였으며, NMOS 5u 와 CMOS 5u 공정을 지원하고 있다. 최근 6-7년동안 예산의 부족으로 특별한 활동이 보고된바 는 없으며, 5-6개의 시험 GaAs 공정이 준비중이다.

4.2 캐나다
1984년에 설립된 Canadian Microelectronics Corporation(CMC)은 비영리 단체로 우리나라의 IDEC과 같이 캐나다의 대학들에 상용 공정을 제공해주는 역할을 한다. 현재 CMC는 퀸대학을 중심으로 운영되고 있으며, 멤버로는 36개의 대학과 20개의 기업이 있고, 기업을 통해 공정 및 설계 기술과 현금을 지원 받고 정부로부터 출연금을 받아 운영되고 있다. CMC가 1998년까지 각 대학교의 연구인력에게 7개의 fabrication technology와 하나의 post-processing을 지원하고 있으며, 자세한 공정 종류는 다음과 같다.

0.25 CMOS (TSMC through PMC-Sierra)

0.35 CMOS (TSMC through PMC-Sierra)

25 GHz Bipolar (Northen Telecom Limited)

0.5 CMOS (Hewlett-Packard through MOSIS)

0.8 BiCMOS (Northen Telecom Limited)

1.5 CMOS (Mitel Corporation) ; also available for commercial purposes

2.5 GHz Bipolar linear array (Gennum Corporation)

0.8 GaAs (Northen Telecom Limited)

Can-MEMS micromachine post-processing of Mitel 1.5 CMOS process
1996년과 1997년 회계연도동안에 18번의 MPC 사업을 통해 총 247개의 디자인을 지원하였으며, 각 대학을 대상으로 특정 CAD tools의 라이센스의 제공 및 기술 지원을 하였다. 또한, 특정 공정에 대해서는 Cadence Design Framework II와 Synopsys 합성툴을 위한 디자인 킷도 지원하고 있으며, 테스트 장비의 유지 및 대여, 툴 및 설계 기술의 교육 역시 지원하고 있다.
이러한 대학 지원 사업외에도 중소기업을 위한 초기 단계의 설계서비스 및 공정 서비스 역시 지원하고 있고, 매년 개최되는 National symposium on microelectronics research and development의 주체 자이기도 하다.

4.3 독일
독일에서는 크게 Entwurf Intefrierrer Schaltkreiser(E.I.S), Technishe Hochschule Darmstadt와 Fraunhofer Institute for Integrated Circuits Erlangen의 세 조직을 통해 지원하고 있으며, 각각의 특징을 요약하면 아래 도표와 같다.

E.I.S. 정부기관인 BMFT에 의해 1983년부터 1987년까지 E.I.S. 프로젝트로 출발하였으며, 26개의 대학교에 32번의 MPC 사업을 통해 250개의 CMOS gate array, standard cell 및 full custom 공정을 지원하였다. 제 2차 프로젝트는 1988-1992년까지 5년 동안 이루어졌으며, 1989년에는 25개의 semi-custom 디자인과 13개의 full-custom 디자인을 지원하였다. Technishe Hochschule Darmstadt 교육 또는 연구 목적으로 local MPC사업을 지원하고 있으며, 독일의 Freiburg에 있는 ITT-intermetal Semiconductor Company를 통해 1.2 double matal 공정을 지원하고 있다. Fraunhofer Institute for Integrated Circuits Erlangen 주로 중소기업의 초기 모델 제작을 위한 ASIC 지원을 주 목적으로 하고 있으며, AMS와 ES2를 통해 1.2 CMOS 공정을 지원하고 있고, 3의 BiCMOS 공정을 지원하고 있다.

4.4 일본
교토시로부터 지원을 받고 있는 ASTEM(Advanced Software Technologgy and Mechatronics Institute of Kyto)는 교토에 있는 몇몇 대학교의 공정 지원을 위해 설립되었으며, 주로 컴퓨터 하드웨어나 ASIC 개발지원을 하고 있다. 지원을 받고 있는 대학들은 Matsushita, Toshiba와 같은 회사와 프로젝트를 형성해 진행하고 있으며, 초기에는 2년정도의 기간을 갖는 프로젝트로 출발하였고 나중에 1년 정도 연기되었다. 최근에는 FED(the Future Electron Device Institute)에 의해 자금이 지원되고 있으며, 7.5㎟에 4개의 디자인 회로를 공정에 흘리는 방식으로 0.5의 50,000 gate SOG를 지원하고 있으며, 자세한 회계 연도별 실적은 다음과 같다.

1994 8개의 대학이 프로젝트에 참가하였으며, NTT Electronic Technology Corp.를 통해 0.5의 SOG 공정을 지원 받았다. 1995 15개 대학의 18명의 엔지니어가 프로젝트에 참가하였고, 14개의 full-custom 디자인과 4개의 SOG를 지원하였으며, 지원된 테크놀러지는 0.8 아날로그 공정과 0.5 SOG 공정이 지원되었다. 3차년도인 96.4-97.3에는 디자인 컨설팅 및 디자인 머징을 위한 inter-university center가 설립되 운영되고 있다. 1996 동경대학교에 위치한 VLSI Design and Educaton Center(VDEC)를 통해 일본내 대학의 VLSI 설계 교육 및 공정 제공 서비스를 하고 있다.

4.5 한국
우리나라의 경우는 서두로직과 ISRC, IDEC을 통해 지원하고 있으며, 1992년부터 orbit의 full-custom 공정을 통해 유니버서티 프로그램을 수행하고 있으나, 지금은 활발히 활동하고 있지는 않으며, 서울대에 위치한 ISRC(Inter-University Semiconductor Research Center)는 1990년부터 MPC활동을 지원하고 있고, 1.5공정을 지원하며, 1997년까지 모두 17차례의 공정 서비스를 진행해 왔다. 카이스트내에 위치한 IDEC의 경우 1995년에 출발하여 삼성, LG, 현대 ETRI등의 공정을 이용해 각 대학의 설계 지원 및 툴 지원을 하고 있으며, 0.6과 0.8공정을 이용한 full-custom 설계 및 SOG 설계를 지원하고 있다. 또한 교육 및 교재 발간등의 수익사업 뿐아니라 외국의 강사 초청등의 활발한 활동을 진행하고 있다.

4.6 대만
1992년에 National Science Council의 지원을 받아 집적 회로 및 시스템 연구를 위한 Chip Implementation Center(CIC)가 발족되었다. CIC의 경우 대학의 반도체 설계 교육 및 공정 지원과 툴의 지원을 주 목적으로 하고 있으며, 년차별 지원 내역을 정리하면 다음과 같다.

1992 TSMC 0.8 Single Poly double Metal(SPDM)과 UMC 3.5 DPSM 및 0.8 DPDM공정을 지원하여 9차례의 공정을 통해 104개의 회로를 지원하였다. 1993 HMC의 1.0 DPDM BiCMOS 공정이 추가 지원되었으며, 13번의 공정을 통해 196개의 회로를 지원하였다. 1994-5 94년에는 15번의 공정지원을 통해 339개의 회로 설계를 지원하였고, 95년도에는 CMP를 통해 AMS의 0.8 DPDM BiCMOS공정을 추가 지원하여 총 316개의 회로를 지원하였다. 1996 6차례의 TSMC 0.6 SPDM, 4차례의 UMC 0.5 DPDM, 2차례의 CMP/AMS 0.8 DPDM BiCMOS을 지원하며, 1년에 1회의 외국 공정인 PML 0.2 HV HEMT GaAs을 지원하고 있다.

지금까지 CIC를 통해 50개의 학교에 총 955개의 시작품이 제작되었으며, Cadence, HSPICE등의 캐드툴을 50개의 대학에 제공하는 활동을 하고 있다.