SystemVerilog 썸네일형 리스트형 FPGA_SystemVerilog의 인기에도 “e” 언어는 사라지지 않을 것 SystemVerilog의 인기에도 “e” 언어는 사라지지 않을 것 게재 : 2006년 01월 02일 리차드 괴링 일부 EDA 업체와 다른 많은 사용자들은 SystemVerilog가 검증 전문 언어를 사장시킬 것이라고 생각한다. 그러나 IEEE 표준으로 채택되는 순간에 가까이 다가가고 있는 Cadence사의 “e” 언어를 지지하는 사용자들은 이 언어의 몰락을 운운하는 소문은 지나치게 과장된 것이라고 말한다. 해당 “e” 언어는 내부 투표에서 IEEE P1647이 압도적인 표차로 승인되며 표준화 목표에 한걸음 더 가까이 다가갔다. 표준화는 3월쯤 마무리 될 것으로 기대된다. 지지자들은 “e” 언어의 표준화가 마무리되면 Verilog과 같이 툴 판매업체들 사이에 널리 지지를 받기 시작할 것이라고 주장한다. .. 더보기 FPGA_FPGA 기반의 ASIC 프로토타이핑, SystemVerilog로 개선하려면 Emailing: FPGA 기반의 ASIC 프로토타이핑, SystemVerilog로 개선하려면 인터페이스 설계 FPGA 기반의 ASIC 프로토타이핑, SystemVerilog로 개선하려면 게재:2009년03월02일 By Roger Do Mentor Graphics ASIC은 고성능의 복잡한 설계 개념을 포착하고 경쟁사들이 그에 견줄만한 디자인을 쉽게 구현하지 못하도록 하기 위한 솔루션을 제공한다. 그러나 ASIC의 개발에는 상당한 투자가 요구된다. 그 개발 비용은 90nm ASIC/SoC 디자인의 경우 2,000만 달러에 육박하며, 45nm SoC의 경우에는 4,000만 달러에 이를 것으로 예상된다. 따라서 갈수록 더 하이볼륨 제품만이 ASIC으로 구현될 수 있게 되는 추세이다. 마스크 셋 비용 외에 총.. 더보기 이전 1 다음